格芯(GLOBALFOUNDRIES)官方在今天凌晨正式宣布：為支持公司戰(zhàn)略調(diào)整，格芯將擱置7納米FinFET項目，并調(diào)整相應研發(fā)團隊來支持強化的產(chǎn)品組合方案。在裁減相關人員的同時，一大部分頂尖技術人員將被部署到14/12納米FinFET衍生產(chǎn)品和其他差異化產(chǎn)品的工作上。

這一消息來的太過突然，格芯官網(wǎng)上7nm FinFET的介紹都還沒來得及撤下。2017年6月14日發(fā)布的一篇題為“格芯交付性能領先的7納米FinFET技術在即”的新聞稿也赫然在列。

在那篇新聞稿中，格芯這樣寫道：

格芯今日宣布推出其具有7納米領先性能的（7LP）FinFET半導體技術，其40%的跨越式性能提升將滿足諸如高端移動處理器、云服務器和網(wǎng)絡基礎設施等應用的需求。設計套件現(xiàn)已就緒，基于7LP技術的第一批客戶產(chǎn)品預計于2018年上半年推出，并將于2018年下半年實現(xiàn)量產(chǎn)。

2016年9月，格芯曾宣布將充分利用其在高性能芯片制造中無可比擬的技術積淀，來研發(fā)自己7納米FinFET技術的計劃。由于晶體管和工藝水平的進一步改進，7LP技術的表現(xiàn)遠優(yōu)于最初的性能目標。與先前基于14納米FinFET技術的產(chǎn)品相比，預計面積將縮小一半，同時處理性能提升超過40%。目前，在格芯位于紐約薩拉托加縣的全球領先的Fab 8晶圓廠內(nèi)，該技術已經(jīng)做好了為客戶設計提供服務的準備。

然而……

7nm，想說愛你不容易

擱置7納米FinFET項目，這被業(yè)界視作是今年初湯姆·嘉菲爾德（Tom Caulfield）接任首席執(zhí)行官后，格芯在戰(zhàn)略轉型上迄今為止邁出的最重要，也是最為大膽的一步。

格芯方面給出的說法是，公司正在重塑其技術組合，重點關注為高增長市場中的客戶提供真正的差異化產(chǎn)品。為此，格芯一是將相應優(yōu)化開發(fā)資源，讓14/12納米FinFET平臺為這些客戶所用，提供包括射頻、嵌入式存儲器和低功耗等一系列創(chuàng)新IP及功能；二是繼續(xù)側重于FDX™平臺、領先的射頻產(chǎn)品（包括RF SOI和高性能鍺硅）和模擬/混合信號，以滿足越來越多低功耗、實時連接、車載設計需求的其他技術。

2017年2月10日，格芯宣布在中國成都高新西區(qū)建立12英寸代工廠，在半導體業(yè)界造成了巨大的影響：項目一期為成熟的130nm和180nm工藝，二期則為其22 FDX FD-SOI工藝，建成后年產(chǎn)能將達到100萬片。

一方面，此舉完成了全球Top 3代工廠在中國的布局；另一方面，更受關注的是FD-SOI工藝經(jīng)過幾年的醞釀，終于落戶中國。

格芯中國區(qū)總經(jīng)理白農(nóng)評論道，“對我們中國的客戶及生產(chǎn)合作伙伴而言這是一個積極的變化，因為我們強化了聚焦差異化的技術比如FDX (FD-SOI)及其他。這些差異化技術在中國市場的需求不斷增加，對格芯而言一直相當重要。我們對FD/SOI以及與成都政府合作的承諾從未改變。”

“從本質上講，每一代技術節(jié)點正在向為多個應用領域提供服務的設計平臺過渡，從而為每個節(jié)點提供更長的使用壽命。這一行業(yè)動態(tài)導致設計范圍到達摩爾定律外部界限的無晶圓廠客戶越來越少。我們正重組我們的資源來轉變業(yè)務重心，加倍投資整個產(chǎn)品組合中的差異化技術，有針對性的服務不斷增長的細分市場中的客戶。”嘉菲爾德對媒體表示。

如果這段表述聽起來“過于官方”的話，那么Gartner研發(fā)副總裁Samuel Wang的解讀則更為簡單明了。

他分析認為，雖然最先進技術往往會占據(jù)大多數(shù)的熱搜頭條位置，但鮮少有客戶能夠承擔為實現(xiàn)7納米及更高精度所需的成本和代價。相比之下，14納米及以上技術將在未來許多年繼續(xù)成為芯片代工業(yè)務的重要需求及驅動因素。格芯的這一做法，真正減輕了前沿技術領域過重的投資負擔，讓格芯這樣的企業(yè)能夠對物聯(lián)網(wǎng)、IoT、5G行業(yè)和汽車等快速增長市場中對大多數(shù)芯片設計人員真正重要的技術進行更有針對性的投資。

此外，為了更好地施展格芯在ASIC設計和IP方面的強大背景和重大投資，格芯還宣布了另一項重大舉措：即建立獨立于晶圓代工業(yè)務外的ASIC業(yè)務全資子公司。該獨立ASIC實體將為客戶提供7納米及以下的晶圓代工替代選項，讓ASIC業(yè)務部與更廣泛的客戶展開合作，特別是日益增多的系統(tǒng)公司，他們需要ASIC服務同時生產(chǎn)規(guī)模需求無法僅由格芯提供。

獨立出來的ASIC設計服務公司，將不可避免的與市場上現(xiàn)有的其他設計服務公司展開競爭。但它同時也擺脫了限制，可以不再區(qū)分FinFET和FD-SOI工藝，不再糾結到底是選臺積電還是SMIC，一切以客戶需要為根本出發(fā)點。

ASIC設計服務，越來越刺激了！

不玩7nm的，不止格芯

就在一周前，聯(lián)電(UMC)也宣布“不再投資 12 納米以下的先進工藝！”

這個宣布在全球半導體產(chǎn)業(yè)引起軒然大波，外資分析師看法兩極，摩根斯坦利分析師詹家鴻在七月報告中認為，聯(lián)電是“把錢花在正確的地方”，上調(diào)聯(lián)電的投資評等；UBS(瑞銀集團)也給予買進評等；花旗證券則持續(xù)質疑聯(lián)電在28納米的競爭力，給予賣出評等。

“聯(lián)電的客戶群縮小，但先進工藝每個世代，產(chǎn)能的投資成本愈來愈高。”聯(lián)電共同總經(jīng)理王石此前在接受財經(jīng)媒體采訪時分析認為，如果把聯(lián)電和臺積電比喻成戰(zhàn)艦。在先進工藝的戰(zhàn)爭中，聯(lián)電這條戰(zhàn)艦愈來愈小，臺積電愈來愈大。過去18年，每當臺積電這條大船換上口徑更大的大炮，聯(lián)電也努力要做同樣的事，期待靠技術領先，擴大規(guī)模；但18年過去了，這件事卻一直沒有發(fā)生。

追趕策略讓聯(lián)電長期處于劣勢。“一旦客戶群變小，技術和資源就變少，你持續(xù)投入，但是推出的時間會比人家晚。”經(jīng)常出現(xiàn)的狀況是，聯(lián)電趕上臺積電最新工藝時，這項新工藝也過了價格最高的黃金時期，開始降價；同樣投入先進工藝，聯(lián)電就要花更多時間，才能把投資在研發(fā)和建置產(chǎn)能的錢收回來。

就以28納米為例，這是當前晶圓代工產(chǎn)業(yè)最賺錢的服務，聯(lián)電是少數(shù)緊追在臺積電之后開發(fā)出28納米工藝的公司；但只要聯(lián)電一追上，臺積電的28納米就改版，“每次改版，客戶就會改用新工藝，”聯(lián)電只好再投資一次，臺積電光是用這個方式，就已經(jīng)“累死對手”。

“我們到了不能不改變的時候。”王石直言，一個最明顯的指標是，由于過去的過度投資，聯(lián)電必須要維持產(chǎn)能利用率高達9成以上，才能夠賺錢，“我們的EPS(每股稅后純益)是用力擰毛巾擠出來的，”他認為，“以前我們是用犧牲獲利，來換取營收成長。”

“但不繼續(xù)追趕先進工藝，是不是對的決定？”為了回答這個問題，王石在公司內(nèi)部已經(jīng)追蹤了好幾年；他發(fā)現(xiàn)，破解臺積電“累死對手”策略的關鍵，是用理性和紀律，扎實地建立聯(lián)電在市場上的影響力和財務紀律。

臺積電最新技術藍圖：7納米量產(chǎn)，5納米試產(chǎn)

來自EETimes美國的報道稱，臺積電(TSMC)在美國硅谷舉行的年度技術研討會上宣布其7納米制程進入量產(chǎn)，并將有一個采用極紫外光微影(EUV)的版本于明年初量產(chǎn)。該公司也透露了5納米節(jié)點的首個時間表，以及數(shù)種新的封裝技術選項。

臺積電繼續(xù)將低功耗、低泄漏電流制程技術往更主流的22/12納米節(jié)點推進，提供多種特殊制程以及一系列嵌入式內(nèi)存選項；在此同時該公司也積極探索未來的晶體管結構與材料。整體看來，這家臺灣晶圓代工龍頭預計今年可生產(chǎn)1,200萬片晶圓，研發(fā)與資本支出都有所增加；臺積電也將于今年開始在中國南京的據(jù)點生產(chǎn)16納米FinFET制程芯片。

唯一的壞消息是，臺積電的新制程節(jié)點是不完全步驟，因此帶來的優(yōu)勢也越來越薄；而新的常態(tài)是當性能增加，功耗下降幅度通常在10~20%左右，這使得新的封裝技術與特殊制程重要性越來越高。

臺積電已經(jīng)開始量產(chǎn)的7納米制程，預期今年將有50個以上的設計案投片(tap out)，包括CPU、GPU、AI加速器芯片、加密貨幣采礦ASIC、網(wǎng)絡芯片、游戲機芯片、5G芯片以及車用IC。該制程節(jié)點與兩個世代前的16FF+制程相較，能提供35%的速度提升或節(jié)省65%耗電，閘極密度則能提升三倍。

將采用EUV微影的N7+節(jié)點，則能將閘極密度再提升20%、功耗再降10%，不過在速度上顯然沒有提升──而且這些進展需要使用新的標準單元(standard cells)。臺積電已經(jīng)將所謂的N7+節(jié)點基礎IP進行硅驗證，不過數(shù)個關鍵功能區(qū)塊還得等到今年底或明年初才能準備就緒，包括28-112G serdes、嵌入式FPGA、HBM2與DDR 5界面。

臺積電研究發(fā)展/設計暨技術平臺副總經(jīng)理侯永清(Cliff Hou)預期，該EUV制程在布局IP方面需要多花10%~20%的力氣：“我們開發(fā)了一種實用方法以漸進方式來轉移IP。”他表示，經(jīng)過完整認證的N7+節(jié)點EDA流程將在8月份完成；在此同時，該節(jié)點的256Mbit測試SRAM良率已經(jīng)與初期版本的7納米節(jié)點相當。

展望未來，臺積電預計在2019上半年展開5納米制程風險試產(chǎn)，鎖定手機與高性能運算芯片應用；相較于第一版不采用EUV的7納米制程，5納米節(jié)點的密度號稱可達1.8倍，不過功耗預期只降低20%、速度約增加15%，采用極低閾值電壓(Extremely Low Threshold Voltage， ELTV)技術則或許能提升25%；臺積電并未提供ELTV技術的細節(jié)。