晶圓代工大廠——臺積電和三星爭相較勁先進制程，究竟誰能最先推出首款采用極紫外光(EUV)微影技術(shù)制造的7奈米晶片？

繼臺積電(TSMC)于本月初投片采用EUV微影技術(shù)的首款7+奈米晶片后，三星電子(Samsung)也宣佈投片并逐步量產(chǎn)多款7奈米(nm) EUV晶片。為了迎頭趕上臺積電的生態(tài)系統(tǒng)，三星還將大力支持其IP和EDA基礎(chǔ)設(shè)施，并詳細介紹其封裝能力。

在本週于美國硅谷舉行的Samsung Tech Day上，三星宣佈采用EUV的7奈米LPP (Low Power Plus)制程研發(fā)完成，正式進入商用化量產(chǎn)，未來也將在此技術(shù)基礎(chǔ)上朝5nm、3nm前進。此外，三星并宣佈出樣基于其16-Gbit DRAM晶片的256-GByte RDIMM，并計劃采用內(nèi)建賽靈思(Xilinx) FPGA的固態(tài)硬碟(SSD)。

不過，7nm商用化量產(chǎn)還是此次活動的亮點，再加上該公司內(nèi)部開發(fā)的EUV光罩檢測系統(tǒng)，正象徵著三星的一個發(fā)展里程碑。

相較于其10nm節(jié)點，三星的7LPP制程能縮小多達40%的晶片面積，速度提高20%，并降低50%的功耗。此外，三星表示目前擁有50家代工合作伙伴，包括Ansys、Arm、Cadence (擁有7nm數(shù)位和類比設(shè)計流程)、Mentor、Synopsys和VeriSilicon，均表示采用7nm制程投片。

據(jù)稱7LPP制程吸引了多方的興趣，包括網(wǎng)路巨擘、網(wǎng)路公司和高通(Qualcomm)等手機供應(yīng)商等客戶。然而，三星預(yù)計最早要到明年年初之后，才可能會有客戶發(fā)佈相關(guān)消息

三星代工行銷總監(jiān)Bob Stear表示，自今年初華城S3廠引進EUV設(shè)備以來，EUV系統(tǒng)一直維持在支援250W光源。目前的功率級可將產(chǎn)量提高到生產(chǎn)1,500片晶圓/天。他說，從那以后，EUV系統(tǒng)逐漸可達到280W峰值，而三星的目標是進一步提高功率到300W

三星華城S3廠EUV產(chǎn)線

Stear指出，相較于傳統(tǒng)氟化氬(ArF)系統(tǒng)需要五層光罩，EUV所需的層數(shù)較少，因此降低了成本而使得良率提升。不過，該技術(shù)節(jié)點在前段制程(FEOL)仍然需要進行多重曝光。

三星開發(fā)了自家的系統(tǒng)，用于比較并調(diào)整預(yù)期和實際的光罩圖案，以加速其EUV投產(chǎn)。由于目前尚不清楚它是否與典型的第三方檢測系統(tǒng)一樣自動化，VLSI Research執(zhí)行長G. Dan Hutcheson認為它更像是一套光罩檢查系統(tǒng)。

三星預(yù)計其7nm節(jié)點將在今年年底前通過Grade 1 AEC-Q100汽車標準。在封裝方面，三星正在開發(fā)一種重分佈層(RDL)中介層，可在單個元件上安裝多達8個高頻寬記憶體(HBM)堆疊。該公司并致力于在基板中嵌入被動元件，以節(jié)省資料中心晶片的空間。

EUV光罩護膜可能延遲5nm？

市場研究機構(gòu)International Business Strategies (IBS)執(zhí)行長Handel Jones說，三星和臺積電在7nm階段都可能只將EUV用于兩個晶片層，因為光罩護薄還在開發(fā)中，因此至今還未能使用。到了5nm時，他們很可能將EUV擴展至6層，但這至少要到2021年后了，屆時的光罩護膜將有足夠的耐用性和光傳輸能力。

Jones說：「三星大約提前了六個月采用EUV制程，因為他們一直在DRAM和邏輯制程中使用這一系統(tǒng)，但臺積電在使用IP和工具方面處于領(lǐng)先地位，而且也有更多的客戶合作關(guān)系，如超微(AMD)、蘋果(Apple)、海思(HiSilicon)和輝達(Nvidia)等?！?/p>

另一位分析師表示，思科(Cisco)原本是IBM代工業(yè)務(wù)的客戶，目前正與臺積電合作開發(fā)7nm產(chǎn)品。而高通的7nm設(shè)計預(yù)計將分別交由臺積電和三星代工。

盡管如此，Jones預(yù)測這家韓國巨擘的營收可望在今年達到900億美元，甚至到2027年可能超過1,500億美元。從三星記憶體業(yè)務(wù)的成長力道來看，Jones估計其DRAM和NAND銷售將分別達到50%的和45%的佔有率。

三星可望順利在明年6月之前開始量產(chǎn)5nm和4nm節(jié)點，在相同的技術(shù)基礎(chǔ)上實現(xiàn)突破性的進展。Stear說，這一制程節(jié)點的PDK預(yù)計在今年年底前發(fā)佈，并將在S3廠旁為EUV打造另一條產(chǎn)線。

這三種制程節(jié)點將使觸點更接近并最終移動到閘極上方，以增加密度并減少金屬間距。這是英特爾(Intel)先前針對其10nm節(jié)點所討論的一種方法，但尚未量產(chǎn)。

Stear說：「我們正逐步處理閘極上觸點(contact-over-gate)。正如有些人發(fā)現(xiàn)的，這是一個難以解決的問題。」

三星于今年5月宣佈計劃轉(zhuǎn)向閘極全環(huán)(gate-all-around；GAA)電晶體，或稱為奈米片，用于3nm節(jié)點。其目標在于將標稱電壓降至新低點，以持續(xù)降低功率。預(yù)計在今年六月就能提供用于3nm節(jié)點的第一版0.1 PDK。

三星介紹內(nèi)部開發(fā)的一系列封裝技術(shù)進展

記憶體發(fā)展藍圖

在其核心記憶體業(yè)務(wù)方面，三星表示開始出樣采用其16-Gbit晶片制造的256GB RDIMM。這些儲存卡能以高達3,200MHz的DDR4速度運行，支援50ns讀寫，應(yīng)該可以在今年年底前投產(chǎn)。

這些記憶體晶片采用一年前發(fā)佈的1y奈米制程制造。但未來1y制程是否導(dǎo)入EUV，目前尚不清楚。然而，三星DRAM開發(fā)主管Seong Jin Jang指出，后續(xù)的1z和1a制程節(jié)點將越來越廣泛地使用EUV。

三星并展示在AMD EPYC伺服器上運行的八個DIMM。相較于其現(xiàn)有的128GB卡在225W時提供380萬次運算/秒，這些DIMM則能在170W時達到每秒320萬次運算。

最終，三星的目標是將DIMM提高到768GBytes，最終在于使HBM資料速率從目前的307GB/s提高到512GB/s。他并補充說，GDDR6繪圖記憶體將從目前的18Gbits/s提高到22Gbits/s，而LPDDR記憶體功耗則將從24mW/GB降至12mW/GB，但他并透露何時實現(xiàn)。

此外，三星宣佈計劃采用嵌入式Xilinx Zynq FPGA的智慧SSD，將性能提升2.8倍至3.3倍。這些裝置適用于各種資料庫、AI、視訊和儲存等應(yīng)用。

該公司表示，該SSD將提供一種更易于擴展性能的方法，而不必再采用標準FPGA搭配獨立加速器的作法。目前仍在原型階段的這些SSD產(chǎn)品將采用各種密度和中階FPGA。