“楊旭總回答這個問題時比較激動，采訪了那么多次，第一次看他這樣。”幾位熟悉楊旭的媒體朋友私下紛紛議論著。

其實，楊旭的激動是可以理解的。因為許久未談尖端制造的英特爾在此次“精尖制造日”的活動上，不但全球首次展示了“Cannon Lake”10nm晶圓，更是為制程工藝高低的標準和摩爾定律是否失效正了名。

指責對手玩數(shù)字游戲

英特爾聯(lián)合創(chuàng)始人戈登•摩爾在半世紀前提出的摩爾定律，是指每代制程工藝都要讓芯片上的晶體管數(shù)量翻一番?？v觀芯片每代創(chuàng)新歷史，業(yè)界一直遵循這一定律，并按前一代制程工藝縮小約 0.7倍來對新制程節(jié)點命名，這種線性微縮意味著晶體管密度翻番。因此，出現(xiàn)了90nm、65nm、45nm、32nm—每一代制程節(jié)點都能在給定面積上，容納比前一代多一倍的晶體管。

在2014年英特爾推出14nm工藝之后不到一年的時間內(nèi)，三星和臺積電都陸續(xù)推出了自己的14nm工藝和16nm工藝，并被蘋果用于制造iPhone 6s所搭載的A9處理器。2016年底，三星和臺積電又相繼推出了自己的10nm工藝，看起來這也比英特爾的10nm工藝早了將近十個月。

然而英特爾高級院士、技術(shù)與制造事業(yè)部制程架構(gòu)與集成總監(jiān)馬博(Mark Bohr)卻不認同這一看法。他不點名批評了競爭對手的一些做法，指出也許是因為制程進一步的微縮越來越難，一些公司背離了摩爾定律的法則。即使晶體管密度增加很少，或者根本沒有增加，但他們?nèi)岳^續(xù)為制程工藝節(jié)點命新名，結(jié)果導致這些新的制節(jié)點名稱根本無法體現(xiàn)位于摩爾定律曲線的正確位置。

“行業(yè)亟需一種標準化的晶體管密度指標，以便給客戶一個正確的選擇?？蛻魬軌螂S時比較芯片制造商不同的制程，以及各個芯片制造商的‘同代’產(chǎn)品。但半導體制程以及各種設(shè)計日益復雜使標準化更具挑戰(zhàn)性。”Mark Bohr說。

他認為，無論是用柵極距(柵極寬度再加上晶體管柵極之間的間距)乘以最小金屬距(互連線寬度加上線間距)，還是用柵極距乘以邏輯單元高度進行計算，都不能真正衡量實際實現(xiàn)的晶體管密度，因為它們都沒有試圖說明設(shè)計庫中不同類型的邏輯單元及這些指標量化相對于上一代的相對密度。

“行業(yè)真正需要的是給定面積(每平方毫米)內(nèi)的晶體管絕對數(shù)量。”Mark Bohr認為，每個芯片制造商在提到制程節(jié)點時，都應披露用這個簡單公式所測算出的MTr/mm2 (每平方毫米晶體管數(shù)量(單位：百萬))單位中邏輯晶體管密度。只有這樣，行業(yè)才可以厘清制程節(jié)點命名的混亂狀況，從而專心致志推動摩爾定律向前發(fā)展。

揭秘史上最強10nm工藝

英特爾10nm工藝采用第三代FinFET(鰭式場效應晶體管)技術(shù)，使用的超微縮技術(shù)(hyper scaling)，充分運用了多圖案成形設(shè)計(multi-patterning schemes)，使得它擁有世界上最密集的晶體管和最小的金屬間距，從而實現(xiàn)了業(yè)內(nèi)最高的晶體管密度，領(lǐng)先其他“10nm”整整一代。

英特爾公布的數(shù)據(jù)顯示，英特爾10nm制程的最小柵極間距從70nm縮小至54nm，且最小金屬間距從52nm縮小至36nm。這使得邏輯晶體管密度可達到每平方毫米1.008億個晶體管，是之前英特爾14nm制程的2.7倍，大約是業(yè)界其他“10nm”制程的2倍。同時，芯片的die area縮小的幅度也超過了以往?？梢钥吹?，22nm之前每代工藝的提升可帶來die area約0.62倍的縮減，14nm以及10nm則帶來了0.46倍和0.43倍的縮減。

超微縮是英特爾用來描述從14nm到10nm制程，晶體管密度提高2.7倍的術(shù)語。超微縮為英特爾14nm和10nm制程提供了超乎常規(guī)的晶體管密度，并延長了制程工藝的生命周期。盡管制程節(jié)點間的開發(fā)時間超過兩年，但超微縮使其完全符合摩爾定律。

縱向來看，相比之前的14nm制程，英特爾10nm制程提升了高達25%的性能和降低45%的功耗。全新增強版的10 nm制程—10++，則可將性能再提升15%或?qū)⒐脑俳档汀?/p>

“如果我們再橫向的與業(yè)界其他競爭友商的16/14nm制程相比，就會發(fā)現(xiàn)英特爾14nm制程的晶體管密度是他們的1.3倍。業(yè)界其他競爭友商10nm制程的晶體管密度與英特爾14nm制程相當，卻晚于英特爾14nm制程三年。”英特爾公司執(zhí)行副總裁兼制造、運營與銷售集團總裁Stacy Smith說。

摩爾定律不會失效

近幾年，“摩爾定律失效”是近兩年來業(yè)界討論的熱門話題。隨著制程工藝在物理層面越來越接近極限，摩爾定律所詮釋的“當價格不變時，集成電路上可容納的元器件的數(shù)目，約每隔18-24個月便會增加一倍，性能也將提升一倍”的規(guī)律逐漸被打破，使得人們對摩爾定律在未來所產(chǎn)生的指導意義產(chǎn)生強烈懷疑。

而從英特爾自身的工藝發(fā)展過程來看，又似乎從一個側(cè)面加深了人們對“摩爾定律”已經(jīng)失效的印象。2011年下半年，英特爾發(fā)布了22nm工藝；2年半之后的2014年上半年，英特爾才發(fā)布最新的14nm工藝；3年后的今天，英特爾才正式發(fā)布新一代10nm工藝。而且，在從14nm向10nm提升的過程中，英特爾此前一直秉承的Tick-Tock策略(一年提升工藝，一年提升架構(gòu))也很少再被提及。

“連英特爾這樣最頂級的芯片制造商都花了3年左右的時間去完成兩代工藝間的演進，這難道還不算失效嗎？”人們不禁要問？

但如果我們細心的挖掘一下就會發(fā)現(xiàn)，英特爾14nm與之前的22nm的命名并不是0.7倍之間的關(guān)系。也就是說，如果按照0.7倍命名規(guī)律來看，22nm的0.7倍命名應該是16nm，而不是22nm的0.64倍的14nm工藝。

從上兩張圖可以看到，英特爾14nm工藝下的晶體管密度為37.5Mtr/mm²(百萬晶體管/平方毫米)，而這個密度是英特爾22nm工藝下晶體管密度的2.45倍。如果按照摩爾定律每兩年翻一番的標準，兩年半的周期，晶體管數(shù)量應該是需要增加2.5倍左右，所以英特爾的14nm工藝的晶體管密度也是基本符合摩爾定律要求的。

而且，從英特爾的32nm到22nm，每兩年的時間，晶體管密度(單位面積下晶體管的平均數(shù)量)的提升都超過了兩倍(32nm的晶體管密度是45nm的2.27倍)。雖然英特爾從22nm升級到14nm，以及從14nm升級到10nm的時間周期都超過了兩年，但是對應的晶體管密度也分別提升了2.5倍和2.7倍。

而此次英特爾發(fā)布的10nm工藝下的晶體管密度則達到了100.8Mtr/mm²，大約是上一代的14nm工藝的2.7倍，也就是說3年左右的時間內(nèi)，英特爾實現(xiàn)了晶體管密度2.7倍的增長，雖然略低于本該3倍的增長，但是結(jié)合此前幾代超出摩爾定律的增長，英特爾10nm工藝仍然是符合摩爾定律的對于晶體管密度的線性增長要求。

隨著工藝的發(fā)展，制程節(jié)點之間的時間已經(jīng)延長，成本也更加昂貴，這是整個行業(yè)正在面臨的問題。就算僅僅是把設(shè)備安裝到已有的晶圓廠中，就要花費70億美元，越來越少的公司可以承擔得起推進摩爾定律的成本。

但這并不意味著摩爾定律已經(jīng)失效。Stacy Smith表示，每一個節(jié)點晶體管數(shù)量會增加一倍，14nm和10nm都做到了，而且晶體管成本下降幅度前所未有，這表示摩爾定律仍然有效。如果再加上創(chuàng)新技術(shù)，可以保證摩爾定律長期有效。

此外，為了推動摩爾定律在未來的繼續(xù)前進，以及可能的后摩爾時代的到來。英特爾還積極研究如nm線晶體管、III-V 材料(如砷化鎵和磷化銦)晶體管、硅晶片的3D堆疊、高密度內(nèi)存、紫外光(EUV)光刻技術(shù)、自旋電子(一種超越CMOS的技術(shù)，當CMOS無法再進行微縮的時候，這是一種選擇，可提供非常密集和低功耗的電路)、神經(jīng)元計算等前沿項目。